什么是 CFET（Complementary FET）？结构、优势与课题详解

2026.04.06

CFET（Complementary FET，互补场效应晶体管）是一种把 CMOS 中的 nFET 与 pFET 上下堆叠并一体化的下一代晶体管结构，目标是缩小单元面积，同时改善性能与能效。

从平面 MOSFET 到 FinFET，再到 GAA，微缩面临的限制已不只是器件静电控制，布线与供电也逐渐成为主导因素。因此，除了缩小单个晶体管，还需要缩小整个 CMOS 单元。本文系统介绍 CFET 的基本概念、采用背景、代表性制造方式、实用化课题，以及与 FinFET、GAA 的区别。

晶体管技术的演进：平面 MOSFET、FinFET、GAA 与 CFET

逻辑电路由大量开关晶体管及其互连组成。微缩不仅增加晶体管数量，也通过缩短互连降低延迟与功耗。但尺寸越小，漏电流与阈值波动越明显，栅极越来越难以有效控制沟道。因此，晶体管结构从二维逐步转向三维，使栅极从更多方向包围沟道。

FinFET 与 GAA 主要提升单个器件的静电控制能力，而 CFET 进一步把组成 CMOS 的 nFET 和 pFET 布局本身三维化。换言之，微缩的重点正从晶体管形状扩展到 CMOS 单元整体的构造方式。

MOSFET 与 CMOS 的基础

MOSFET 通过栅极电压形成或消除源极与漏极之间的导电沟道，从而实现开关。CMOS 把 nMOS（nFET）和 pMOS（pFET）互补组合，使一方导通时另一方关断。理想情况下，除切换瞬间外不易产生较大直流电流，可以兼顾低功耗与稳定的逻辑工作。

实际芯片通常以标准单元为基本构成单位，单元高度和布线轨道数会显著影响面积与性能。微缩越深入，“如何把晶体管作为单元紧密排列并完成布线”越可能比晶体管本体更重要。

为什么需要 FinFET

平面 MOSFET 的沟道位于衬底表面，缩小后容易出现短沟道效应，导致关断漏电增加、工作电压难以下降，性能与功耗难以兼顾。

FinFET 把沟道做成竖起的鳍片，使栅极包围包括侧面在内的多个方向，从而加强对沟道的控制，在保持导通电流的同时降低关断漏电。代价是鳍片形成、尺寸控制与波动管理更复杂，但当平面结构无法继续有效缩放时，FinFET 成为维持性能和功耗的现实选择。

什么是 GAA（Gate-All-Around）

GAA 使用纳米片或纳米线等细小沟道，并由栅极从四周完全包围。其静电控制能力进一步提高，有利于降低关断漏电和低电压工作。

FinFET 通过鳍片宽度、高度和数量调整电流，而 GAA 可堆叠多层薄片沟道，在继续微缩时保留更多设计自由度。GAA 已开始用于先进逻辑节点，并被视为 2 nm 级及以后微缩的重要结构。不过，GAA 中 nFET 与 pFET 通常仍横向排列，CMOS 单元面积因此成为下一道限制，CFET 正是为解决这一问题而提出。

CFET 概述：通过上下堆叠构成 CMOS

传统 CMOS 把 nFET 区域与 pFET 区域排列在同一平面，再通过布线组成逻辑门。其设计和制造较直观，但微缩后横向占用成为限制，单元面积难以继续下降。

CFET 用垂直堆叠替代部分横向占用。把 nFET 与 pFET 配置在上下两层，可以用更小的占地实现相同逻辑功能，进而改善密度、性能与功耗。

CFET 的价值并不只在于提高单个晶体管性能，更重要的是缩小包括局部互连在内的实际 CMOS 单元。当前，单元变小、布线缩短带来的系统效果，往往比单个器件的小幅改善更显著。

CFET 的结构与工作原理：nFET／pFET 垂直堆叠

CFET 可把 pFET 放在上层、nFET 放在下层，也可以反向配置，并通过接触结构引出必要端子，作为 CMOS 工作。整体式与顺序式 CFET 的形成方法不同，但栅极和沟道通常设想采用 GAA 纳米片结构，以保证上下器件的静电控制能力。

垂直堆叠可缩短 nFET 与 pFET 的横向间隔和单元内部连接，从而有望降低 RC 延迟。实际效果取决于接触、布线结构和寄生电容。器件距离变近后，寄生设计也更严格，因此接触布局和层间连接方式会显著影响 CFET 性能。

CFET 的优势：单元面积、性能与功耗

最大优势是缩小标准单元占地。把原本横向排列的 nFET 与 pFET 上下堆叠，可以在相同单元高度和轨道限制下减少横向占用，为进一步降低单元高度和提高密度创造空间。

局部互连缩短后，RC 延迟有望下降，从而提高单位面积的实际性能。现代逻辑电路中，互连延迟占比越来越大，因此单元内部布线缩短的作用可能超过单个器件性能提升。

功耗方面，除 GAA 有利于抑制漏电外，布线电容减少也可降低开关功耗。CFET 的工程价值在于更容易实现“包括互连在内”的整体节能。

采用 CFET 的背景：微缩极限与集成密度需求

长期以来，缩小栅长和互连间距推动了性能和密度提升。但尺寸极度缩小时，静电控制、接触电阻、互连电阻和供电压降会同时变得严峻，单纯缩小尺寸不再必然带来收益。

逻辑 CMOS 需要横向排列 nFET 与 pFET、保留间距、形成接触并用局部互连连接。这些结构容易决定单元面积下限，即使器件本身仍有缩小空间，标准单元也可能无法继续压缩。

CFET 把平面方向的限制转移到垂直方向。三维化会增加制造和设计难度，但在密度要求很高的领域，通过接受更高复杂度来换取单元级缩小，正变得越来越有必要。

CFET 制造方法要点：工艺流程与选择

CFET 需要在上下层形成不同极性的器件，因此必须在形成顺序、热预算、键合与对准、接触形成等方面选择合适工艺。核心问题是如何分别制造上下层晶体管并可靠连接。

如果依次制造上下层，先形成的器件必须承受后续工艺的热和加工损伤，允许的热预算会很严格。代表性方案包括整体式 CFET 和顺序式 CFET。

整体式 CFET 在同一堆叠结构中形成上下沟道，但高深宽比结构的加工较难。顺序式 CFET 则先形成下层器件和接触，再通过晶圆转移等方法设置上层半导体层，并制造上层器件。后者更容易分别优化上下层，但层转移、键合质量、热预算、位置对准和成本成为课题。

无论采用哪种方式，都必须可靠引出上下层的源极、漏极和栅极，并建立低寄生电阻、低寄生电容的接触结构。CFET 的量产性不仅取决于晶体管形成，也高度依赖接触和层间连接的稳定性。

CFET 实用化课题：工艺难度、热、良率与布线

CFET 的优势很大，但垂直堆叠会增加工序、热约束、缺陷风险和布线设计难度。上下层尺寸波动与位置偏移会表现为器件特性差异和寄生增加，压缩电路裕量，因此必须连同上下层一致性一起管理。

热管理也十分重要。为后形成层使用高温工艺可能使先形成层劣化，而降低温度又可能影响材料质量与活化。热预算会限制材料选择、源漏形成方式以及降低接触电阻的手段，提高工艺集成难度。

从良率看，堆叠会增加潜在缺陷点，检测与失效分析也更困难。CFET 的密度收益虽高，但良率下降会迅速推高成本，因此需要设计与制造协同规划裕量、冗余和检测策略。

互连技术革新与 CFET：BEOL 与 3D 布线

CFET 可缩小单元占地，但也可能使单元周围布线更加拥挤，后段互连（BEOL）的电阻和电容容易限制性能。如果互连侧不能同步改善，即使密度提高，速度和功耗也未必达到预期。

要把局部布线缩短真正转化为延迟降低，必须优化层间通孔和接触结构。如果上下层端子的引出路径过长，堆叠优势会被寄生效应抵消，因此需要以三维连接为前提设计互连架构。

供电网络也需同步演进。随着信号互连与电源互连之间的干扰、压降加剧，背面供电等把电源从另一条路径送入的方案，与 CFET 高密度化具有较好的协同性。CFET 应被视为包含互连和供电设计在内的整体技术。

FinFET、GAA 与 CFET 比较

从 FinFET 到 GAA 再到 CFET，可以理解为技术重点从强化栅极控制，进一步发展到 CMOS 单元三维化。

FinFET 通过让栅极更多地包围沟道，抑制短沟道效应，以维持性能和功耗，重点仍是单个器件的控制能力。GAA 让栅极环绕整个沟道，进一步降低漏电并支持低电压工作，也可通过堆叠纳米片调整电流能力，但 nFET 与 pFET 横向排列时，单元面积限制仍然存在。

CFET 的本质不是只加强器件控制，而是把 nFET 与 pFET 的布局改为垂直堆叠。评估时不能只比较单个器件性能，还应综合考虑单元面积、局部互连和供电等实际指标。

总结：CFET 对下一代逻辑器件的影响

CFET 既是晶体管结构的革新，也是涵盖互连、供电和设计方法的下一代逻辑微缩方案。它通过上下堆叠 nFET 与 pFET，从根本上缩小 CMOS 单元面积，缩短互连，并力图同步改善性能与功耗。

另一方面，垂直堆叠会增加工艺和设计难度，带来热预算、对准、接触与良率等量产课题。CFET 要进入实际产品，不仅需要确立器件结构，还需要对 BEOL、供电网络、检测分析和设计流程进行综合优化。

如果说从 FinFET 到 GAA 是器件控制能力的演进，那么 CFET 就是通过 CMOS 三维化推动集成方式的演进。下一代逻辑技术将越来越需要从整颗芯片的瓶颈出发，协同设计晶体管与互连。